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I moderni progetti System-on-Chip (SoC) richiedono più interconnessioni per prestazioni ottimali e, in questo caso, le interconnessioni coerenti e non coerenti con la cache lavorano insieme. In effetti, è fondamentale che i SoC dispongano di una combinazione efficiente di operazioni coerenti e non coerenti con la cache.
Sebbene le parti SoC come acceleratori e periferiche generalmente non richiedano la coerenza della cache, condividere una visione coerente della memoria e dell’I/O è fondamentale, in modo che il processore abbia accesso ai dati più recenti senza dover uscire dal chip. Arteris afferma che il suo IP di interconnessione FlexWay non coerente e l’IP NoC (network-on-chip) coerente con cache Ncore lavorano insieme senza soluzione di continuità per offrire ai progettisti SoC una solida flessibilità architetturale.
L’ultima versione del suo IP NoC coerente con la cache funziona con più IP di processori, tra cui RISC-V e il processore Armv9 Cortex di prossima generazione. Arteris ha pre-convalidato l’IP del processore Armv9 Cortex per il suo IP di interconnessione coerente della cache Ncore e il sistema di convalida risultante avvia Linux su un progetto Arm multi-cluster ed esegue suite di test per convalidare i casi critici di coerenza della cache.
Supporta inoltre più protocolli, incluso CHI-E, a cui sono strettamente associati gli ultimi processori Armv9. Altri protocolli sono CHI-B e ACE coerenti, oltre alle interfacce coerenti ACE-Lite e AXI* IO. Ciò consente ai progettisti di chip di proteggere i propri investimenti in architetture più vecchie e di evolversi in modo economicamente vantaggioso.
Ncore può scalare attraverso un mix di interfacce di memoria e periferiche completamente coerenti, I/O coerenti, non coerenti, utilizzando una varietà di topologie NoC. Fonte: Arteris
Successivamente, l’IP di interconnessione coerente della cache Ncore ha ottenuto la certificazione ISO 26262 da exida, un’agenzia di certificazione specializzata in standard di sicurezza funzionale per l’industria automobilistica. In precedenza, Arteris supportava la sicurezza e i progettisti eseguivano autonomamente il controllo dell’hardware in termini di processo di sicurezza. Tuttavia, questa versione Ncore è certificata, il che significa che il design dell’interconnessione è pronto all’uso con la certificazione ISO 26262.
Dal punto di vista software, Ncore dispone di un flusso di interfaccia utente molto logico per accelerare l’efficienza della progettazione. Il flusso inizia a livello architetturale con le specifiche del chip e le opzioni di configurazione dell’assemblaggio del sistema. Quindi, si passa al processo di mappatura automatica degli elementi della libreria NoC, seguito dall’ottimizzazione e dal perfezionamento prima della generazione di RTL.
Inoltre, rispetto all’approccio manuale, NCoR mantiene un database di input richiesti dalle architetture SoC. Quindi, una volta classificata la configurazione iniziale, che può essere iterata, i progettisti del SoC possono rivisitare ogni segmento, rendendo il lavoro di gestione delle specifiche del SoC un compito semplice.
Charles Janac, presidente e CEO di Arteris, afferma che i progettisti di SoC devono affrontare la crescente complessità derivante dal numero di elementi di elaborazione, protocolli multipli e requisiti di sicurezza funzionale dell’elettronica moderna. “La nostra ultima versione di un Ncore collaudato in produzione segna un’importante pietra miliare verso la nostra visione IP di interconnessione coerente con la cache per connettere qualsiasi processore, utilizzando qualsiasi protocollo e topologia”.
Ncore supporta connessioni dirette per sistemi eterogenei e asimmetrici e altre opzioni di connettività flessibili, garantendo l’adattabilità a varie applicazioni nei mercati automobilistico, industriale, delle comunicazioni e dell’informatica aziendale. Arteris sostiene che Ncore può far risparmiare ai team di progettazione SoC oltre 50 anni di impegno ingegneristico per progetto rispetto alle soluzioni di interconnessione generate manualmente.
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L’IP di interconnessione coerente post Cache preconvalidato per i processori Armv9 è apparso per la prima volta su EDN.
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