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Un circuito integrato monolitico (IC) è quello in cui tutto è implementato su un singolo die di silicio, chiamato anche chip. La dimensione pratica massima per uno stampo che utilizza il processo litografico ultravioletto estremo (EUV) è di circa 25 mm x 25 mm = 625 mm2. Sebbene sia possibile costruire dadi più grandi, il loro rendimento inizia a diminuire rapidamente. Quindi, una soluzione per i dispositivi a transistor da molti miliardi di oggi è quella di disaggregare il progetto in più dadi più piccoli montati su un interpositore di silicio, presentato in un unico pacchetto. In questo caso, i dadi più piccoli vengono chiamati chiplet o piastrelle, mentre il dispositivo finale è noto come sistema multi-die.
I vantaggi associati all’adozione di un approccio basato su chiplet sono molteplici. Questi includono una maggiore resa, una riduzione del costo degli stampi e la capacità di implementare diverse funzioni su tecnologie di processo ottimali. Inoltre, ci sono maggiori opzioni di flessibilità e personalizzazione perché i progettisti possono scegliere i chiplet appropriati per le diverse applicazioni. Questo metodo offre una maggiore scalabilità perché un numero maggiore di chiplet può far fronte a richieste di carichi di lavoro più elevati e tempi di commercializzazione ridotti riutilizzando i chiplet esistenti in varie combinazioni su prodotti diversi.
Alcune aziende, come Intel, utilizzano tecnologie basate su chiplet da diversi anni, ma queste aziende sono in genere valori anomali che hanno il controllo totale sull’intero flusso di progettazione. Il sogno è che gli sviluppatori di sistemi multi-die siano in grado di acquisire IP hard chiplet da più fornitori nello stesso modo in cui i progettisti SoC di oggi utilizzano funzioni soft IP da fornitori di terze parti.
È opinione diffusa che i chiplet alimenteranno i progetti del futuro, ma cosa intendiamo per futuro? Appena un anno fa, gli esperti del settore prevedevano una tempistica di cinque-sei anni per un’adozione diffusa. Tuttavia, diverse aziende sono recentemente uscite dalla modalità invisibile con offerte di chiplet, indicando che l’adozione di tecnologie chiplet potrebbe avvenire prima del previsto.
Come al solito, ovviamente, c’è un elefante nella stanza. Molti dei chiplet di domani supereranno le dimensioni e la complessità degli attuali circuiti integrati: ASIC, ASSP e SoC. Inoltre, la maggior parte dei circuiti integrati odierni impiega una qualche forma di rete su chip (NoC), che può essere vista come un IP di interconnessione che si estende sull’intero circuito integrato. Come comunicheranno tra loro questi chiplet basati su NoC?
Scenari di interconnessione D2D
È possibile identificare una varietà di scenari di interconnessione da chiplet a chiplet. Tale interconnessione viene solitamente definita die-to-die (D2D) per evitare confusione con l’interconnessione chip-to-chip (C2C) a livello del circuito stampato (PCB). Innanzitutto, considera alcune possibilità di interconnessione D2D non coerenti (Figura 1).
Figura 1 Ecco tre esempi di interconnessione non coerenti. Fonte: Arteris
L’opzione più semplice prevede solo due chiplet con connessioni D2D dirette, come illustrato nella Figura 1a. Un esempio più sofisticato prevede un numero maggiore di dadi (Figura 1b), sempre con connessioni D2D dirette e configurazione della modalità di mappatura statica al momento dell’avvio. Nel caso del routing D2D indiretto che coinvolge il chiplet hopping (Figura 1c), ci sono due possibilità: configurazione della modalità di mappatura statica al momento dell’avvio o configurazione della modalità di mappatura dinamica al momento dell’esecuzione. Tutti e tre gli esempi nella Figura 1 presuppongono dadi eterogenei, ma anche più dadi omogenei (identici) sono un’opzione.
Successivamente, considera alcuni esempi di interconnessione D2D coerenti (figura 2). In questo caso, oltre a qualsiasi memoria su chiplet come le cache del processore e dell’acceleratore, mostriamo anche possibili implementazioni di memoria esterna (MEM) come DDR, rappresentata dai rettangoli grigi più grandi. Queste memorie, esterne al pacchetto del sistema multi-die, richiederanno IP del controller di memoria sul chiplet, come mostrato dai rettangoli grigi più piccoli.
figura 2 Il diagramma sopra mostra tre esempi di interconnessione coerenti. Fonte: Arteris
La forma più semplice di interconnessione coerente è eterogenea e asimmetrica, come illustrato nella Figura 2a. In questo caso, è presente un chiplet host chiaro a cui è collegata la memoria esterna. All’altra estremità dello spettro, abbiamo un’architettura omogenea e simmetrica (Figura 2c). In questo caso, ogni chiplet può comunicare con la propria memoria e con le memorie di tutti gli altri chiplet. Ovviamente, questo diventa rapidamente complesso. Inoltre, i progettisti devono prestare estrema attenzione rispetto a eventuali colli di bottiglia e latenze associati alle comunicazioni D2D.
Di particolare interesse per me è che, mentre stavo partecipando al primo evento mondiale di chiplet incentrato sull’automotive, che si è tenuto a Lovanio, in Belgio, si parlava di avere uno speciale chiplet NoC che fornisse a tutti gli altri chiplet l’accesso a una memoria condivisa agendo anche come una sorta di arbitro (Figura 2b). L’idea sarebbe quella di far sì che questo chiplet, mostrato come Die X nella figura, funga da hub. Gli altri chiplet competono per l’accesso alla memoria centrale condivisa ed è necessario regolare la coerenza della cache. Questo scenario consente ai progettisti di integrare intelligenza nell’hub.
Un’immersione più profonda nell’interconnessione D2D
Esaminiamo un po’ più in profondità l’interconnessione D2D (Figura 3). Inizieremo con i NoC utilizzati sui chiplet stessi. I progettisti hanno a disposizione varie tecnologie NoC. Ad esempio, l’Advanced Microcontroller Bus Architecture (AMBA) di Arm abbraccia il protocollo non coerente Advanced eXtensible Interface (AXI) e il protocollo Coherent Hub Interface (CHI).
Figura 3 L’esempio di interconnessione die-to-die (D2D) evidenzia NoC (a sinistra). Fonte: Arteris
Supponendo che il progettista utilizzi un protocollo NoC come AXI o CHI, o un IP NoC in grado di generare e ricevere traffico AXI o CHI, l’eventuale traffico in uscita dovrà essere compresso in un formato di interfaccia di streaming come CXS. I dati compressi vengono quindi passati a un controller del livello di collegamento e al PHY associato.
Il livello fisico verrà implementato utilizzando qualcosa come Bunch of Wires (BoW), Universal Chiplet Interconnect Express (UCIe) o Synopsys eXtra Short Reach (XSR). Allo stesso modo, il traffico in entrata verrà fatto passare attraverso il PHY associato e il livello di collegamento e decompresso in AXI o CHI.
Primi giorni, molteplici opzioni
È importante notare che siamo ancora agli inizi di questa tecnologia e le persone stanno ancora cercando di capire i vari modi in cui tutto e tutti potrebbero giocare insieme. Ad esempio, poiché i chiplet possono utilizzare blocchi IP di vari fornitori di terze parti e poiché ciascun blocco IP può utilizzare la propria larghezza di dati, frequenza di clock e protocollo di interconnessione, è possibile che il NoC debba ospitare più protocolli standard che sono stati definiti e adottati dal settore, come OCP, APB, AHB, AXI, CHI, STBus e DTL.
Per risolvere questo problema, i progettisti di chiplet potrebbero rivolgersi agli IP di interconnessione non coerenti e coerenti poiché entrambi questi NoC supportano un’ampia gamma di protocolli.
Se i progettisti di chiplet scelgono di utilizzare l’IP di interconnessione, possono implementare essi stessi l’IP di compressione/disimballaggio e acquisire il livello di collegamento e l’IP PHY da un fornitore di terze parti. In alternativa, è possibile che l’IP di compressione/disimballaggio sia raggruppato con il livello di collegamento e l’IP PHY. Ancora un’altra alternativa è che l’IP di compressione/disimballaggio venga fornito come modulo dal fornitore NoC.
Indipendentemente dai dettagli più concreti, sta diventando ovvio che i chiplet e i sistemi multi-die rappresentano l’onda del futuro nella progettazione elettronica grazie alla loro miriade di vantaggi in termini di costi, rendimento, flessibilità, scalabilità e personalizzazione. Proprio quando pensavamo che le cose non potessero diventare ancora più emozionanti… lo hanno fatto!
Frank Schirrmeister, VP Solutions e business development presso Arteris, guida le attività nei settori verticali automobilistico, data center, comunicazioni 5G/6G, mobile, aerospaziale e data center. Prima di Arteris, Frank ha ricoperto varie posizioni di leadership senior presso Cadence Design Systems, Synopsys e Imperas, concentrandosi su marketing e gestione dei prodotti, soluzioni, iniziative strategiche dei partner dell’ecosistema e coinvolgimento dei clienti.
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Il post Estensione della tecnologia network-on-chip (NoC) ai chiplet è apparso per la prima volta su EDN.
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