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Gli interventi IMAPS di quest’anno si sono concentrati sui progressi nelle tecnologie di integrazione eterogenea (HI) e nelle architetture chiplet consentite da HI, guidati dalle esigenze del calcolo ad alte prestazioni, dell’intelligenza artificiale e delle applicazioni automobilistiche.
Anche se ad alcuni di noi sembra di essere stati nel bel mezzo del packaging avanzato, di HI e dell’era More than Moore per un po’, la realtà è che nell’ambiente della produzione in serie, sta diventando alla ribalta. Kevin Anderson di Qorvo li ha definiti “gli inizi” ed è entusiasta di vedere dove andrà a finire, e si aspetta “una bella, lunga, entusiasmante carriera”.
Qorvo è un fornitore di semiconduttori wireless che storicamente è “tutto incentrato sui telefoni cellulari”, comprese infrastrutture e Wi-Fi, oltre a servire i mercati automobilistico, aerospaziale e della difesa. I mercati emergenti includono l’elettrificazione e l’energia verde. La sua tecnologia si basa su materiali semiconduttori composti (III V).
In qualità di “esecutore” del programma statunitense SHIP (integrazione e imballaggio eterogeneo all’avanguardia), Qorvo ha recentemente creato capacità di fonderia di imballaggi con accesso aperto nella base industriale della difesa a Richardson TX e nella Carolina del Nord. L’obiettivo è quello di ricollocare la produzione di imballaggi avanzati flip-chip in grandi volumi.
Inoltre, Anderson ha parlato della parte tecnologica avanzata del progetto Qorvo, che prevede lo sviluppo di interposer rigidi realizzati in vetro o silicio strutturato per consentire die flip chip più grandi, elevata densità di I/O e die incorporato.
Dal Flip Chip all’Interposer
Da Shin-Puu Jeng di TSMC, abbiamo appreso come la tecnologia interposer sia un’ottima alternativa ai chip flip in termini di prestazioni, deformazione, controllo CPI (chip-package-interconnect), resa e affidabilità. Ha fornito uno sguardo storico ai primi prodotti chip-on-wafer-on-substrate (CoWoS) e una spiegazione di come CoWoS consenta di ridurre lo spazio tra i chip per creare prestazioni simili a quelle dei SoC.
Jeng ha continuato con un approfondito approfondimento tecnico per mostrare i vantaggi prestazionali delle diverse connessioni die-to-die e die-to-high width width memory (HBM). Ha parlato di interposer di grandi dimensioni progettati per l’integrazione dei chiplet e ha condiviso risultati favorevoli sull’affidabilità dei pacchetti CoWoS. Ci ha anche dato uno sguardo al futuro di CoWoS-R e ha spiegato come TSMC sta affrontando i problemi termici per l’HPC con una soluzione termica a pacchetto e sistema.
Acceleratori AI abilitati dai chiplet
Jeff Burns, IBM, ha tenuto ai partecipanti una lezione dettagliata sul Deep Learning e sullo sviluppo di Foundation Models per la formazione sull’intelligenza artificiale. A differenza dei modelli di intelligenza artificiale tradizionali che sono specifici per attività e richiedono dati etichettati per l’addestramento, i modelli di base vengono addestrati su grandi quantità di dati non etichettati che possono essere rapidamente adattati a più attività con piccole quantità di dati specifici dell’attività.
Sfortunatamente, è molto costoso creare questi modelli di fondazione superset. Pertanto, IBM Research sta lavorando per democratizzare i modelli di base dell’intelligenza artificiale utilizzando core e architetture specifiche per l’intelligenza artificiale. Burns ha spiegato come l’integrazione dei chiplet possa essere la chiave per creare acceleratori bilanciati. In sostanza, se è possibile creare acceleratori FM utilizzando chiplet funzionali IP rinforzati, questi possono essere implementati in modi diversi per diversi casi d’uso.
Risparmio a livello di sistema tramite HI
L’ultimo keynote della settimana è stato quello con CP Hung di ASE, che ha parlato dei veicoli elettrici (EV) come uno dei maggiori motori dell’integrazione eterogenea. Usando Tesla come esempio, Hung ha spiegato come tutte le diverse tecnologie HI abbiano reso possibile una miriade di funzionalità per creare un veicolo definito dal software che può essere aggiornato via etere. Ha descritto come questi veicoli intelligenti e connessi possano aiutare a ottimizzare il numero di veicoli che attraversano un semaforo o come gli stessi veicoli elettrici possano essere convertiti in fonti di energia in caso di interruzione di corrente.
Hung ha anche parlato del valore creato dall’integrazione eterogenea 2.5D e 3D a livello di sistema grazie all’interconnessione a densità più elevata, alla riduzione delle dimensioni del sistema del 70% e alle molteplici opzioni di integrazione. Questa è la filosofia alla base di VIPack™ di ASE.
Al simposio IMAPS, l’azienda ha lanciato il suo Integrated Design Ecosystem (IDE), un set di strumenti di progettazione collaborativa ottimizzato per potenziare sistematicamente l’architettura avanzata dei pacchetti in VIPack™ piattaforma. Secondo quanto riferito, l’IDE di ASE consente efficienze di progettazione fino al 50%. In un caso d’uso iniziale per un pacchetto fan-out chip-on-substrate chip-last (FOCoS-CL), l’azienda segnala un tempo del ciclo di progettazione ridotto da 90 giorni a 45 giorni. Scopri di più qui.
Il punto chiave per me è stato che, ancora una volta, il packaging avanzato sta dimostrando il suo valore fin dai primi giorni come fattore di costo, come valore aggiunto se lo consideri a livello di sistema.
Per un approfondimento sui punti chiave delle note chiave IMAPS, consulta il podcast di questa settimana di seguito, in cui parlo di più con Kevin Anderson di Qorvo, Jeff Burns di IBM e CP Hung di ASE.
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