[ad_1]
//php echo do_shortcode(‘[responsivevoice_button voice=”US English Male” buttontext=”Listen to Post”]’) ?>
I chiplet segnano una nuova era nell’innovazione dei semiconduttori e il packaging è parte integrante di questa ambiziosa impresa di progettazione. Tuttavia, sebbene le tecnologie chiplet e packaging lavorino di pari passo per ridefinire le possibilità di integrazione dei chip, questo legame tecnologico non è così semplice e diretto.
Nel confezionamento dei chip, la matrice nuda del chip è incapsulata in una custodia di supporto con contatti elettrici. La custodia protegge il die nudo da danni fisici e corrosione e collega il chip a un PCB. Questa forma di confezionamento dei chip esiste da decenni.
Tuttavia, a causa del rallentamento della legge di Moore e dell’aumento dei costi di produzione di circuiti integrati monolitici, l’industria ha iniziato ad adottare tecniche di confezionamento avanzate come gli interpositori di silicio. Anche il packaging avanzato aumenta i costi, che in genere possono permettersi solo i chip di grandi dimensioni che servono applicazioni HPC (High Performance Computing).
Poi c’è la complessità progettuale aggiuntiva che deriva dalle soluzioni di packaging avanzate. Ad esempio, gli interposer richiedono un pezzo extra di silicio, limitando lo spazio che i progettisti possono inserire nei chip. Inoltre, gli interposer in silicio limitano le dimensioni complessive del sistema in pacchetto (SiP), riducendo la copertura dei test sui wafer. Ciò, a sua volta, influisce sulla resa, aumenta il costo totale di proprietà e prolunga i tempi del ciclo di produzione.
Entrano in gioco i chiplet, che promettono ingombri SiP più piccoli con un consumo energetico inferiore. In altre parole, rispetto alle tecnologie di packaging avanzate, i chiplet possono raggiungere larghezza di banda, efficienza energetica e latenza simili con implementazioni die-to-die, il tutto utilizzando il packaging standard.
I chiplet dividono un circuito integrato monolitico in più blocchi funzionali, ricostituiscono i blocchi funzionali in chiplet separati e quindi li riassemblano a livello di pacchetto. Ma i chiplet devono comunicare tra loro attraverso connessioni dense, veloci e con larghezza di banda elevata. È qui che emerge il suo difficile rapporto con il packaging.
Imballaggio standard o avanzato?
Ramin Farjadrad, CEO di Eliyan, afferma che i chiplet eliminano gli inconvenienti e i limiti degli imballaggi avanzati. Aziende come Eliyan stanno dimostrando implementazioni die-to-die in imballaggi organici standard, che secondo Farjadrad consentono la creazione di soluzioni SiP più grandi, portando a prestazioni più elevate per potenza a costi notevolmente inferiori e resa più elevata.
Farjadrad ha sviluppato il sistema chiplet a grappolo di fili (BoW) che è stato successivamente adottato dall’Open Compute Project (OCP) come standard di interconnessione. Tuttavia, ora il settore si sta coalizzando attorno all’interfaccia Universal Chiplet Interconnect Express (UCIe) progettata per standardizzare le interconnessioni die-to-die tra chiplet con un design open source.
Il Consorzio UCIe sta suddividendo i mercati dei chiplet in due ampie gamme: tecniche di packaging 2D standard e tecniche 2.5D più avanzate, come chip-on-wafer-on-substrate (CoWoS) e bridge di interconnessione multi-die incorporato (EMIB). Opzioni di packaging avanzate come CoWoS ed EMIB forniscono larghezza di banda e densità più elevate.
Ciò testimonia il ruolo cruciale del packaging nella progettazione dei chiplet e il modo in cui influisce sulle prestazioni di un chiplet. Prendiamo il caso del chip di test basato su chiplet e connesso a UCIe che Intel ha recentemente presentato al suo evento annuale, Innovation 2023. L’azienda ha fabbricato il chip su un nodo di processo Intel 3 e lo ha accoppiato con un chiplet IP Synopsys UCIe realizzato su N3E di TSMC. nodo. I due chiplet si interconnettono tramite l’interfaccia EMIB di Intel.
Ecosistema di confezionamento dei chiplet
Non sorprende che l’industria dei semiconduttori stia iniziando a vedere iniziative all’intersezione tra packaging e chiplet. Innanzitutto, Faraday Technology ha lanciato un servizio di packaging 2.5D/3D che pretende di facilitare l’integrazione perfetta di die multi-sorgente nei chiplet. Faraday, con sede a Hsinchu, Taiwan, sta lavorando a stretto contatto con fabbriche e fornitori OSAT per garantire che soddisfi i requisiti di capacità, resa, qualità, affidabilità e programma di produzione fornendo questi servizi.
In secondo luogo, Siemens EDA ha presentato una soluzione di progettazione per test (DFT) per architetture multi-die che collegano i die verticalmente (IC 3D) o fianco a fianco (2.5D) in un unico dispositivo. La soluzione software multi-die Tessent è in grado di generare modelli di interconnessione die-to-die e abilitare test a livello di pacchetto utilizzando Boundary Scan Description Language (BSDL).
Secondo John Lorenz, analista senior di soluzioni informatiche e software presso Yole Intelligence, gli aspetti economici legati all’adozione di un approccio chiplet per la progettazione di circuiti integrati sono strettamente legati al costo e alla maturità della soluzione di interconnessione e confezionamento. Tuttavia, mentre le tecnologie di interfaccia e interconnessione stanno conquistando le luci della ribalta, c’è meno chiarezza sul ruolo del packaging nella progettazione dei chiplet.
Ciò potrebbe cambiare con l’avvento dello standard UCIe che mira a creare un’interconnessione universale a livello di pacchetto. Il suo obiettivo è facilitare un vivace ecosistema multi-vendor per i chiplet, in modo che le aziende di semiconduttori possano semplicemente selezionare chiplet da altri progettisti e inserirli nei loro progetti con un lavoro minimo di progettazione e convalida.
In ultima analisi, i chiplet soddisferanno sia gli imballaggi biologici standard, sia le soluzioni di imballaggio avanzate. Gli ingegneri progettisti dovranno determinare una struttura ottimale del package per i loro chiplet nella fase iniziale del processo di progettazione insieme alle dimensioni del die, al substrato, al bump pitch e al conteggio, all’analisi della potenza e alla simulazione termica.
Ma una cosa è chiara: la tecnologia di packaging è intrinsecamente legata al futuro della progettazione dei chiplet. E non esiste una soluzione valida per tutti quando si tratta di confezionare i chiplet.
[ad_2]
Source link
