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Nel mondo dei dispositivi System-on-chip (SoC), gli architetti incontrano molte opzioni durante la configurazione del sottosistema del processore. Le scelte spaziano dai core a processore singolo ai cluster fino ai cluster a core multipli che sono prevalentemente eterogenei ma occasionalmente omogenei.
Una tendenza recente è l’adozione diffusa dei core RISC-V, che sono basati sull’architettura del set di istruzioni RISC-V (ISA) standard aperto. Questo sistema è disponibile tramite licenze open source esenti da royalty.
In questo caso, l’utilizzo delle funzionalità plug-and-play delle tecnologie network-on-chip (NoC) è emerso come una strategia efficace per accelerare l’integrazione dei sistemi basati su RISC-V. Questo approccio facilita le connessioni continue tra core o cluster di processori e blocchi di proprietà intellettuale (IP) di più fornitori.
Nozioni di base sulla rete su chip
L’utilizzo di un IP di interconnessione NoC offre numerosi vantaggi. Il NoC può estendersi all’intero dispositivo, con ciascun IP che ha una o più interfacce che si estendono sull’intero SoC. Queste interfacce hanno la propria larghezza di dati, funzionano a frequenze di clock variabili e utilizzano diversi protocolli come OCP, APB, AHB, AXI, STBus e DTL comunemente adottati dai progettisti di SoC. Ognuna di queste interfacce si collega a una corrispondente unità di interfaccia di rete (NIU), denominata anche socket.
Il ruolo della NIU è ricevere dati da un IP trasmittente e quindi organizzare e serializzare questi dati in un formato standardizzato adatto alla trasmissione di rete. Più pacchetti possono essere in transito contemporaneamente. All’arrivo a destinazione, il socket associato esegue l’azione inversa deserializzando e annullando la pacchettizzazione prima di presentare i dati al relativo IP. Questo processo viene eseguito in conformità con il protocollo e le specifiche dell’interfaccia legate a quel particolare IP.
Un’illustrazione semplice dei blocchi IP potrebbe essere visualizzata come blocchi logici solidi. Inoltre, un SoC utilizza solitamente un singolo NoC. Figura 1 illustra una configurazione NoC di base.
Figura 1 Una rappresentazione NoC molto semplice mostra la configurazione di progettazione di base. Fonte: Arteris
Il NoC stesso può essere implementato utilizzando una varietà di topologie, tra cui stella 1D, anello 1D, albero 1D, mesh 2D, toro 2D e mesh completa, come illustrato in figura 2.
figura 2 Gli esempi precedenti mostrano una varietà di topologie NoC. Fonte: Arteris
Alcuni team di progettazione SoC potrebbero voler sviluppare i propri NoC proprietari, un processo che richiede molto tempo e risorse. Questo approccio richiede che gruppi di diversi ingegneri specializzati lavorino per due o più anni. Per rendere le cose più impegnative, i progettisti spesso investono nel debug e nella verifica di un NoC sviluppato internamente quasi lo stesso tempo che investono per il resto dell’intero progetto.
Con l’accorciarsi dei cicli di progettazione e l’aumento della pressione sui tempi di realizzazione dei ricavi, i team di sviluppo SoC stanno prendendo in considerazione l’IP NoC disponibile in commercio. Questo IP consente la personalizzazione richiesta in un IP NoC sviluppato internamente ma è disponibile presso fornitori di terze parti.
Un’altra sfida posta dalla crescente complessità dei SoC è la pratica di utilizzare più NoC e varie topologie NoC all’interno di un singolo dispositivo (Figura 3). Ad esempio, una sezione del chip potrebbe adottare una topologia ad albero gerarchico, mentre un’altra area potrebbe optare per una configurazione mesh 2D.
Figura 3 L’illustrazione evidenzia i blocchi del sottosistema con NoC interni. Fonte: Arteris
In molti casi, i blocchi IP nei SoC di oggi sono l’equivalente di interi SoC di solo pochi anni fa, rendendoli sottosistemi. Pertanto, i creatori di questi blocchi di sottosistemi sceglieranno spesso di utilizzare IP NoC standard del settore fornito da un fornitore di terze parti.
Nei casi che richiedono elevati livelli di personalizzazione e co-ottimizzazione del calcolo e del trasporto dei dati, come un cluster di processori o un acceleratore di rete neurale, il team di sviluppo IP può optare per un’implementazione personalizzata dei meccanismi di trasporto. In alternativa, potrebbero decidere di utilizzare uno dei protocolli meno adottati e altamente specializzati per raggiungere i propri obiettivi di progettazione.
RISC-V e NoC integrazione
Per un core del processore RISC-V autonomo, questi IP sono disponibili con interfacce AXI per i progettisti che non necessitano di coerenza e interfacce CHI per coloro che ne hanno bisogno. Ciò consente a questi core di essere plug-and-play con un NoC standard del settore a livello di SoC.
Allo stesso modo, se i team di progettazione selezionano uno dei protocolli meno comunemente adottati per la comunicazione tra cluster in un progetto RISC-V, quel cluster può anche presentare interfacce ACE, AXI o CHI verso connessioni esterne. Questo metodo consente una connessione rapida al NoC del SoC.
Figura 4 di seguito presenta sia le opzioni non coerenti che quelle coerenti con la cache. Oltre al loro utilizzo in IP e SoC, questi NoC possono anche funzionare come super NoC all’interno di sistemi multi-die.
Figura 4 Un IP di interconnessione NoC viene mostrato nel contesto di un sistema multi-die. Fonte: Arteris
IP NoC nei processori RISC-V
Il settore sta vivendo un drammatico aumento dei progetti SoC dotati di core e cluster di processori basati sull’architettura del set di istruzioni RISC-V a standard aperto.
Lo sviluppo e l’adozione di sistemi basati su RISC-V, compresi i sistemi multi-die, possono essere accelerati sfruttando le funzionalità plug-and-play offerte dalle tecnologie NoC. Ciò consente connessioni rapide, continue ed efficienti tra core o cluster di processori RISC-V e blocchi funzionali IP forniti da più fornitori.
Frank Schirrmeister, Soluzioni VP e sviluppo del business presso Arteris, conduce attività nei settori verticali automobilistico, dei data center, delle comunicazioni 5G/6G, mobile, aerospaziale e dei data center. Prima di Arteris, Frank ha ricoperto varie posizioni di leadership senior presso Cadence Design Systems, Synopsys e Imperas, concentrandosi su marketing e gestione dei prodotti, soluzioni, iniziative strategiche dei partner dell’ecosistema e coinvolgimento dei clienti.
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